这种并行输入或串行输入、串行输出寄存器具有门控时钟(CLK、CLK INH)输入和覆盖清除(CLR)输入。并联或串行输入模式由移位/负载(SH/LD)输入建立。当高电平时,SH/LD启用串行(SER)数据输入,并与每个时钟(CLK)脉冲耦合8个触发器进行串行移位。当电平低时,并行(宽侧)数据输入被启用,并在下一个时钟脉冲上发生同步加载。在并行加载期间,串行数据流被抑制。时钟通过一个2输入的正nor门在CLK的低电平到高电平边缘完成,允许一个输入用作时钟使能或时钟抑制功能。保持CLK或CLK INH高抑制时钟;。这允许系统时钟自由运行,并且寄存器可以在命令下与其他时钟输入停止。CLK INH只有在CLK高时才应该改为高电平。CLR覆盖所有其他输入,包括CLK,并将所有触发器重置为零。


| 产品属性 | 属性值 |
|---|---|
| 配置 | Parallel-in, Serial-out |
| 位(#) | 8 |
| 技术的家庭 | HC |
| 电源电压(min) (V) | 2 |
| 电源电压(最大)(V) | 6 |
| 输入类型 | Standard CMOS |
| 输出类型 | Push-Pull |
| 时钟频率(MHz) | 29 |
| IOL (max) (mA) | 5.2 |
| IOH (max) (mA) | -5.2 |
| 电源电流(最大)(µA) | 80 |
| 特性 | Balanced outputs, High speed (tpd 10-50ns), Positive input clamp diode |
| 工作温度范围(℃) | -40 to 125, -40 to 85 |
| 评级 | Automotive |
