TMS320LC548产品参数_功能图_原装原厂

532 2023-10-29 10:27:15 来源: 网络作者: IC先生

TMS320LC548定点数字信号处理器(DSP)(以下简称“548”)基于一种先进的改良哈佛架构，它有一个程序存储总线和三个数据存储总线。处理器还提供具有高度并行性的算术逻辑单元(ALU)、特定于应用程序的硬件逻辑、片上存储器和附加的片上外设。548还采用了高度专业化的指令集，这是其操作灵活性和速度的基础。。

独立的程序和数据空间允许同时访问程序指令和数据，提供高度的并行性。一个周期内可以进行两次读操作和一次写操作。具有并行存储和特定应用程序指令的指令可以充分利用这种体系结构。此外，数据可以在数据空间和程序空间之间传输。这种并行性支持一组强大的算术、逻辑和位操作，这些操作都可以在一个机器周期内完成。此外，548还包括管理中断、重复操作和函数调用的控制机制。。

本数据表包含TMS320VC548 DSP的引脚布局，信号描述和电气规格。有关更多信息，请参阅TMS320C54x, TMS320LC54x, TMS320VC54x定点数字信号处理器数据手册(文献号SPRS039)。。。

548信号描述表列出了144引脚薄四平面封装(TQFP)的每个终端名称、功能和工作模式。。

CLKRn、FSRn、DRn、CLKXn、FSXn、DXn引脚名称前面的字母B表示缓冲串口BSP，其中n = 0或1端口。CLKR、FSR、DR、CLKX、FSX、DX引脚名称前的字母T表示TDM串口。。

下面的引脚分配表列出了144引脚BGA封装的每个信号象限和BGA球引脚编号。。

548信号描述表列出了TMS320LC548GGU的每个终端名称、功能和工作模式。

TMS320LC548的特性

先进的多总线结构与三个独立的16位数据存储器总线和一个程序存储器总线
40位算术逻辑单元(ALU)包括一个40位桶移位器和两个独立的40位累加器
17-× 17-Bit Parallel Multiplier Coupled to a 40-Bit Dedicated Adder for Non-Pipelined Single-Cycle Multiply/Accumulate (MAC) Operation
Viterbi操作符的添加/比较选择的比较、选择和存储单元(CSSU)
指数编码器在一个周期内计算一个40位累加器值的指数值
带八个辅助寄存器和两个辅助寄存器算术单元(ARAUs)的两个地址生成器
具有总线支架功能的数据总线
具有总线持有人特性的地址总线
Extended Addressing Mode for 8M × 16-Bit Maximum Addressable External Program Space
192K× 16-Bit Maximum Addressable Memory Space (64K Words Program,
64K字数据和64K字I/O)
片上ROM与一些可配置的程序/数据存储器
双存取片上RAM
单访问片上RAM
程序代码的单指令重复和块重复操作
块内存移动指令更好的程序和数据管理
带有32位长字操作数的指令
带有双操作数或三操作数读取的指令
并行存储与并行加载的算术指令
条件存储指令
中断快速返回
片上外设
- 软件可编程等待状态发生器和可编程银行交换
- 片上锁相环(PLL)时钟发生器与内部振荡器或外部时钟源
- 时分复用(TDM)串口
- 缓冲串口(BSP)
- 8位并行主机端口接口(HPI)
- 一个16位定时器
- 外部输入/输出(XIO)关闭控制以禁用外部数据总线，地址总线和控制信号
功耗控制与IDLE1, IDLE2和IDLE3指令与下电模式
关闭控制以禁用CLKOUT
基于片上扫描的仿真逻辑，IEEE标准1149.1边界扫描逻辑
3.3 v供电时，15ns单周期定点指令执行时间(66 MIPS)
3.3 v供电时，12.5 ns单周期定点指令执行时间(80 MIPS)
IEEE标准1149.1-1990标准测试访问端口和边界扫描架构。