TSB83AA23产品参数_功能特性_原装现货

TSB83AA23是一个集成的IEEE标准1394b-2002链路层控制器(LLC)设计和物理层(PHY)设计结合在一个单一的封装，以满足当今的1394总线应用的苛刻要求。TSB83AA23器件具有出色的800-Mbps性能;。TSB83AA23器件还提供出色的超低功耗操作和智能电源管理功能。设备提供IEEE 1394 LLC功能和PHY功能，支持100mbps、200mbps、400mbps和800mbps串行总线数据速率。

TSB83AA23作为33mhz /32位PCI本地总线和IEEE标准1394a-2000或IEEE标准1394b-2002串行总线接口之间的接口。它能够支持串行数据速率为98.304、196.608、393.216、491.52或786.432 Mbps(分别称为S100、S200、S400、S400B或S800速度)。。

由于TSB83AA23设备的高吞吐量潜力，可能会遇到较大的PCI和传统1394总线延迟，这可能导致1394数据溢出。为了克服这个潜在的问题，TSB83AA23实现了深度发送和接收FIFO(参见第1.1节，功能，FIFO大小信息)来缓冲1394数据，从而防止由于总线延迟而可能出现的问题。这也确保了设备可以在S800上传输和接收持续的最大大小的同步或异步数据有效载荷。

TSB83AA23 LLC部分实现了其他性能增强，以提高设备的整体性能，例如用于增强SBP-2性能的高度调优物理数据路径、物理post - write缓冲区、多个同步上下文和高级内部仲裁。

TSB83AA23 LLC部分还实现了硬件增强，以更好地支持数字视频(DV)和MPEG数据流的接收和传输。这些增强功能是通过TI扩展偏移量A80h的同步接收数字视频增强寄存器实现的(参见第6.3.4节，同步接收数字视频增强寄存器)。。

CIP格式由IEC 61883- 1:20 98规范定义。对同步数据上下文的增强是通过硬件支持DV和音频/视频CIP格式的同步时间戳来实现的。TSB83AA23设备支持修改同步时间戳字段，以确保通过软件插入的值不过期——即小于数据包传输时的当前周期定时器。

TSB83AA23的性能和增强的吞吐量使其成为当今1394 PC市场的绝佳选择;。TSB83AA23器件代表了TI致力于应对功率敏感应用挑战的下一个发展。TSB83AA23设备具有超低的运行功耗要求和智能电源管理功能，可根据设备使用情况自主节省电源。TSB83AA23 LLC部分完全支持D0, D1, D2和d3热/冷电源状态，如PC 2001设计指南要求和PCI电源管理规范中规定的。PME唤醒事件支持取决于操作系统的支持和实现。

根据1394开放主机控制器接口规范(OHCI)和IEEE标准1394a-2000的要求，内部控制寄存器是内存映射和不可预取的。PCI配置头通过PCI本地总线规范指定的配置周期访问，并提供即插即用(PnP)兼容性。此外，TSB83AA23 LLC部分完全符合最新的PCI本地总线规范，PCI总线电源管理接口规范，IEEE标准1394b-2002, IEEE标准1394a-2000和1394开放主机控制器接口规范。

TSB83AA23 PHY部分提供了在基于电缆的IEEE 1394网络中实现三端口节点所需的数字和模拟收发器功能。每个电缆端口包含两个差分线收发器。收发器包括用于监视线路条件的电路，以确定连接状态、初始化和仲裁以及数据包接收和传输。

TSB83AA23由多个电压电源供电，用于I/O和LLC部分的3.3 v电源，以及用于PHY部分的核心电压电源。铁芯电压电源按推荐工况要求供电给PLLVDD_CORE和DVDD_CORE端子。PLLVDD_CORE端子必须与DVDD_CORE端子分开，PLLVDD_CORE端子用1µF和较小的去耦电容去耦，DVDD_CORE端子用1µF和较小的去耦电容单独去耦。DVDD_CORE和PLLVDD_CORE之间的分离可以通过单独的电源轨来实现，也可以通过单个电源轨来实现，其中DVDD_CORE和PLLVDD_CORE由滤波器网络分离，以保持PLLVDD_CORE电源的噪声。此外，REG_EN必须被断言为低电平，以启用LLC部分的内部稳压器。如果REG_EN未被拉低，则必须在REG18引脚上插入1.8 v电源轨。

TSB83AA23需要一个外部98.304 mhz晶体振荡器来产生参考时钟。外部时钟驱动内部锁相环(PLL)，产生所需的参考信号。该参考信号提供控制出站编码信息传输的时钟信号。power-down (PD)功能，当通过断言PD端子高使能时，停止锁相环的操作。

通过电缆端口传输的数据位在内部锁存、串行组合、编码，并以98.304、196.608、393.216、491.52或983.04 Mbps(分别称为S100、S200、S400、S400B或S800速度)作为出站信息流传输。

为了保证TSB83AA23符合IEEE Std 1394b-2002标准，必须断言BMODE终端。

说明BMODE终端不选择线缆接口的工作模式。BMODE终端选择内部PHY节- llc节接口的工作模式，影响电缆上的仲裁模式。正常工作时BMODE必须拉高。

电缆接口可以在所有端口上遵循IEEE标准1394a-2000协议或IEEE标准1394b-2002协议。操作模式由所连接的端口的接口能力决定。当任何端口连接到符合IEEE标准1394a-2000的设备时，该端口上的电缆接口以兼容的S100, S200或S400速度在IEEE标准1394a-2000数据频闪模式下工作。当双语端口连接到符合IEEE Std 1394b-2002标准的节点时，该端口上的电缆接口按照IEEE Std 1394b-2002标准以S400B或S800速度运行。TSB83AA23自动判断双语端口正确的线缆接口连接方式。

要将端口作为IEEE标准1394b-2002双语端口操作，端口的数据频闪终端(DS0或DS1)必须通过1 k电阻拉到地。当使用IEEE标准1394b-2002双语或IEEE标准1394b-2002 beta型连接器时，端口必须工作在IEEE标准1394b-2002双语模式下。要将端口作为IEEE标准1394a-2000-only端口操作，必须通过1k电阻将数据频闪终端(DS0或DS1)拉至3.3 v VCC。只有当端口连接到IEEE标准1394a-2000连接器(推荐的6针或4针)时，端口才必须强制进入数据频闪模式。。

在数据包接收期间，串行数据位被PHY部分分成2位、4位或8位并行流，并发送到链路层控制器(LLC)部分。接收到的数据也在其他连接和活动的电缆端口上传输(重复)。

双绞线A (TPA)和双绞线B (TPB)电缆接口都包含差分比较器，当连接到符合IEEE标准1394a-2000的设备时，可以在初始化和仲裁期间监视线路状态。内部逻辑使用这些比较器的输出来确定仲裁状态。TPA通道监控输入电缆共模电压。这个共模电压的值在IEEE标准1394a-2000模式仲裁期间使用，并设置下一个数据包传输的速度。此外，TPB通道监控TPB对上的进线共模电压，以确定是否存在远程供电的双绞线偏置(TPBIAS)电压。

当连接到符合IEEE标准1394a-2000的节点时，TSB83AA23 PHY部分在TPBIAS端子提供1.86 v标称偏置电压，用于端口终止。PHY部分包含三个独立的TPBIAS电路(每个端口一个)。。该偏置电压源必须通过1µF的外部滤波电容器来稳定。

TSB83AA23 PHY部分中的线路驱动器被设计为与外部112端电阻网络一起工作，以匹配110电缆阻抗。双绞线的两端需要一个终端网络。每个网络由一对串联的56-电阻组成。连接到TPA端子的一对电阻的中点连接到其相应的TPBIAS电压端子。直接连接到TPB端子的一对电阻的中点通过并联RC网络耦合到地，推荐值为5k和270pf。当与内部接收器电路并联时，外部线路端接电阻的值选择要符合标准规格。连接在R0和R1端子之间的精密外部电阻设置驱动器输出电流，以及其他内部工作电流。

当双绞线连接时，TSB83AA23的电源关闭，TSB83AA23发送和接收电路向电缆提供一个高阻抗信号，该信号不会负载电缆另一端的设备。

当使用TSB83AA23 PHY部分时，没有将一个或多个端口带出连接器，为了可靠运行，必须终止未使用端口的双绞线端子。对于每个未使用的端口，必须将端口强制为IEEE标准1394a-2000-only模式(仅数据频闪模式)，之后可以将TPB+和TPB -端子绑在一起，然后将其拉到地;。未使用端口的TPA+和TPA -端子可以不连接。TPBIAS端子可以通过1µF电容连接到地，也可以不连接。

TESTM、TESTW、SE和SM端子用于设置各种制造测试条件。为了正常工作，TESTM和TESTW端子必须通过1k的电阻连接到VDD上。SE和SM端子必须通过1k电阻接地。

使用三个包终端作为输入，为self-ID报文中的三个配置状态位设置缺省值。它们可以通过1 k电阻拉高或硬连线低作为设备设计的功能。PC0、PC1和PC2端子表示该节点默认的电源分类状态(是否需要由线缆供电或是否能够由线缆供电)。。如果一个节点要成为IRM或BM的竞争者，节点软件必须在PHY寄存器集中设置这个位。

PHY部分的LPS (link power status)端子与LKON端子配合使用，管理节点的电源使用情况。来自LLC节的PHY_LPS信号与LCtrl位(参见第1.3.5节)一起用于指示LLC节的活动/电源状态。LPS信号还会重置、禁用和初始化PHY section- llc节接口(PHY section- llc节接口的状态完全由LPS输入控制，与LCtrl位的状态无关)。。

如果LPS输入保持低电平的时间超过LPS_RESET时间(请参阅LPS终端定义)，则认为它是不活动的，否则认为它是活动的。当PHY部分检测到LPS输入无效时，PHY部分- llc部分接口被置于低功耗复位状态，其中CTL和D输出保持在逻辑0状态，LREQ输入被忽略;。如果LPS输入保持低电平的时间超过LPS_DISABLE时间(参见LPS终端定义)，PHY节- llc节接口将进入低功耗禁用状态，其中PCLK输出也保持非活动状态。无论PHY节- llc节接口的状态如何，TSB83AA23都将继续正常网络运行所需的必要PHY中继器功能。当接口处于复位或禁用状态，并且LPS输入再次被观察到激活时，PHY部分将初始化接口并返回正常操作。在硬件复位期间，PHY节- llc节接口也保持在禁用状态。当检测到LPS终端进入LPS_DISABLE时间后返回到活动状态时，TSB83AA23发出总线复位。这将广播节点自id数据包，其中包含更新的L位状态(PHY部分和LLC部分现在可以访问)。。

PHY部分使用LKON终端通知LLC部分上电并成为活动。激活时，输出LKON信号为方波。当LLC部分处于非活动状态并且发生唤醒事件时，PHY部分激活LKON输出。当LPS输入不活动(如前所述)或LCtrl位被清除为0时，LLC部分被认为不活动。。当LLC部分变为活动时，PHY部分解除LKON输出(LPS被感知为活动并且LCtrl位设置为1)。当总线复位发生时，PHY部分也解除LKON输出，除非存在PHY中断条件，否则会导致LKON处于活动状态。如果TSB83AA23是电源循环的，并且功率等级为0到4，则PHY部分断言LKON大约为167µs，或者直到LPS都是活动的并且LCtrl位为1。

TSB83AA23的特性

TSB83AA23功能图

TSB83AA23规格参数